RDY (Ready)
E’ un segnale attivo alto che indica la validità dei dati in uscita.

CLK (Clock)
E’ il segnale di sincronismo, attivo sul fronte di salita.

RST (Reset)
E’ attivo alto; se posto a 1 azzera il contenuto di tutti i registri e riporta il dispositivo in uno stato di attesa di nuovi dati.

3. Tempistiche

La figura 3.1 mostra l’interfaccia dei segnali di controllo. Poiché il dispositivo effettua la trasformazione 2D l’output viene fornito solo dopo l’intera memorizzazione del blocco 8x8. Per questo il dispositivo ha una memoria interna appositamente dimensionata, e può essere accettata in ingresso una sequenza di 64 byte.

Fig. 3.1 – Diagrammi temporali

I numeri nelle caselle del segnale DIN rappresentano le sequenze ordinate di byte in ingresso. I segnali ND e RFD regolano il campionamento degli ingressi; si noti che anche se ND rimane a 1 mentre RFD è a 0, gli ingressi vengono ignorati. Similmente, allorché RFD è asserito si attende che venga posto esternamente ND a 1 prima di campionare gli input.

4. Ambiente di test

Al fine di testare il corretto funzionamento del dispositivo progettato, si sono sviluppati una serie di testbench per ogni blocco costitutivo, ed infine è stato preparato un testbench globale. Tramite quest’ultimo abbiamo fornito al dispositivo un’immagine da 8 X 8 pixel, così come richiesto dalla traccia. Il test consiste nella lettura da un file dei dati da dare in ingresso al DUT, dandogli con sincronismo opportuno i segnali di controllo richiesti, e nella scrittura su file dei dati in uscita dal DUT. Il raffronto finale, per verificare la sensatezza del risultato, è stato effettuato con i risultati della medesima elaborazione compiuta con l’ausilio di Matlab.

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